Hallo zusammen,
habe verschiedene Bauteile mit Fehlern gefunden (engl. install):
1) 'RangeCheck' hat einen logischen Fehler auf der "Hi"-Seite ("Lo"-Seite: korrekt) wie folgt: "IST Zustand" Vergleich ist >= (falsch!) müsste > sein; sieht man gut mit Int-Vergleich (Ganzzahlen). Bei Vergleich mit Floats (Fliesskommazahlen) ist der Fehler minimal.
2) 'ReadByteFromFile' hat ein Problem mit dem RST des EOF-Pin. Dies sieht man wenn EOF zur Abschaltung (via AND-Baustein) der CLK eingesetzt wird. Danach löst ein RST KEINE Rücksetzung von EOF aus (RST ist mit CLK gekoppelt = Fehler).
Beweis: ein kurzes Überbrücken von AND bringt die Sache zum 'Laufen'.
3) 'SignalGenerator' muss zusätzlich zur 'externen' CLK noch eine 'interne' haben. Dies "zerhackt" die Signale die folglich relativ unbrauchbar werden. Dieses Verhalten ist an anderer Stelle im Forum schon mal thematisiert worden. Ein Test mit 'DualChannelScope' zeigt die Problematik auf.
Kein Fehler, aber sehr "unschön/unkompatibel" ist die Implementierung der digitalen DeMultiplexer, die EN als Eingang "missbrauchen", da EN in allen anderen Bausteinen als EN able/Dis able implementiert ist (mit separaten 'Signal/Data' Eingang/Eingängen). Dies schafft unnötige Verwirrung, auch wenn es in der HILFE so beschrieben wird (dies für diejenigen, die mir mal wieder die Hilfe zitieren wollen).
<Edit> 2013-05-23 10:00
Habe soeben unter Makros einen 'RangeCheck' hochgeladen, der den Fehler behebt. Siehe:
viewtopic.php?f=43&t=3562
</Edit>
Fehler in Bauteilen (PLE-V4)
Fehler in Bauteilen (PLE-V4)
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Gruss/regards IKT
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Re: Fehler in Bauteilen (PLE-V4)
Update:
unten ein Referenz Design zum obigen Punkt 2.
Kurzbeschreibung:
AND1 schaltet die Clock nach EOF aus (trennt das Signal von ReadByteFromFile-Baustein). Dies ist erheblich für den Erhalt von möglichst viel, der zur Verfügung stehenden System-Ressourcen (Taktfrequenz des gesamten Projektes).
PowerOnReset & AND2 ist notwendig für das Erste Starten (Projekt-Start).
Der Inverter (NOT) auf die CLK-Leitung, ist der notwendige 'Murks', um die Re-Load (erneut laden) Funktion (Taster) zum laufen zu bringen.
In 'realer' Elektronik wäre der Inverter wohl in kürzester Zeit Asche.
unten ein Referenz Design zum obigen Punkt 2.
Kurzbeschreibung:
AND1 schaltet die Clock nach EOF aus (trennt das Signal von ReadByteFromFile-Baustein). Dies ist erheblich für den Erhalt von möglichst viel, der zur Verfügung stehenden System-Ressourcen (Taktfrequenz des gesamten Projektes).
PowerOnReset & AND2 ist notwendig für das Erste Starten (Projekt-Start).
Der Inverter (NOT) auf die CLK-Leitung, ist der notwendige 'Murks', um die Re-Load (erneut laden) Funktion (Taster) zum laufen zu bringen.
In 'realer' Elektronik wäre der Inverter wohl in kürzester Zeit Asche.
- Dateianhänge
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- So kriegt man das 'unwillige' Teil zum laufen!
- 2013-12-19_RefDesign(readByte-fromFile).png (32.86 KiB) 4594 mal betrachtet
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Gruss/regards IKT
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